DRAM / DDR¶
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DRAM / DDR
DRAM 셀부터 DDR PHY, 메모리 컨트롤러 DV까지
🎯 학습 목표¶
- Trace (분석) DRAM cell의 charge → ROW activate → COL access → precharge 흐름을 ns 단위로 그릴 수 있다
- Distinguish (분석) DDR4 vs DDR5의 핵심 차이(2-channel 분리, refresh, on-die ECC 등)를 식별
- Apply (적용) Memory Controller의 read/write reordering, bank interleaving, refresh scheduling
- Implement (생성) PHY 레벨의 DLL/PLL, training, write/read leveling 검증 시나리오 설계
- Plan (생성) DRAM DV 환경에서 traffic generator, refcheck, performance reference 구조 설계
📋 사전 지식¶
- 디지털 회로 기본 (클럭, 동기 회로, FIFO)
- AMBA AXI / AXI-S 기본 (host interface 측)
- SoC 메모리 서브시스템 개요
🗺️ 개념 맵¶
개념 의존성 — 순서대로 학습 권장
각 노드 = 모듈 (클릭하여 이동) · 화살표(→) = 선수 지식 흐름
📚 학습 모듈¶
01
DRAM Fundamentals + DDR4/5
02
Memory Controller
03
Memory Interface / PHY
04
DRAM DV Methodology
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Quick Reference Card
📊 모듈 흐름¶
M01
DRAM Fundamentals
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M02
MC
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M03
PHY
▶
M04
DV
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M05
Quick Ref
📖 관련 자료¶
- 📚 용어집 (Glossary)
- 📝 퀴즈 (Quizzes)
- 📋 코스 개요
💡 학습 팁¶
효율적 학습
- Timing parameter는 외워야: tRCD, tRP, tCAS, tRAS 등은 면접/리뷰에서 즉시 떠올라야 함
- DDR4 → DDR5 차이 주목: 2-channel 분리(서버 BW)는 큰 변화. on-die ECC도 중요
- PHY는 어려움: training/leveling 부분은 시간 투자 + 실제 spec(JEDEC) 참고
흔한 함정
- Refresh 누락: tREFI 기간 내 모든 row를 한 번씩 refresh — 스케줄러 검증의 핵심
- Bank conflict: 같은 bank에 연속 access 시 ACT-PRE 사이클 강제 → throughput 저하
- Training 실패: PHY 초기화 안 끝났는데 traffic 시작 → silent corruption